使用VHDL实现10进制减法计数器，有以下功能：
（1）开发平台为ISE14.7
（2）代码已例化，分为顶层文件和三个模块：分频器、计数器、数码管。
（3）计数器具有清零和置数的功能。
2021-06-07 13:43:09
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时序逻辑电路，D触发器，JK触发器构成的异步加法器，同步加法器，异步减法器。Multisim仿真电路，里面包含三个电路。
2021-05-23 09:03:08
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山东大学计算机组成原理课程设计——整机实验。实现了加法，减法，与，或。按照课设指导书输入微指令即可实现加法。这个课设花费了我很大心思和时间，所以资源分要求比较高。有任何问题，欢迎联系我。
2021-05-22 14:14:58
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