搜索【verilog_hdl】的结果

93-SRAM接口设计.7z

SRAM接口设计，Vivado仿真工程。

2021-04-30 09:04:45 98KB FPGA VerilogHDL Vivado

94-使用SystemVerilog简化模块例化设计.7z

使用SystemVerilog简化模块例化设计，Vivado仿真工程。

2021-04-30 09:04:45 67KB FPGA VerilogHDL Vivado

95-EMIF接口设计.7z

EMIF接口设计，Vivado仿真工程。

2021-04-30 09:04:45 102KB EMIF接口设计 FPGA VerilogHDL Vivado

96-AD7606接口设计（串行模式）.7z

AD7606接口设计（串行模式），Vivado仿真工程。

2021-04-30 09:04:44 2.69MB FPGA VerilogHDL Vivado AD7606接口设计

97-AD7609接口设计（串行模式）.7z

AD7609接口设计，Vivado仿真工程。

2021-04-30 09:04:44 2.33MB AD7609接口设计 FPGA VerilogHDL Vivado

98-FPGA乒乓操作设计.7z

FPGA乒乓操作设计，Vivado仿真工程。

2021-04-30 09:04:44 14.99MB FPGA乒乓操作设计 FPGA VerilogHDL Vivado

99-Vivado ibert IP核设计.7z

Vivado ibert IP核设计，Vivado仿真工程。

2021-04-30 09:04:43 13.27MB FPGA VerilogHDL Vivado ibertIP核

100-DAC8811接口设计.7z

DAC8811接口设计，Vivado仿真工程。

2021-04-30 09:04:43 101KB FPGA VerilogHDL Vivado DAC8811接口

EDA-Verilog HDL期末复习题总结必过.docx

EDA-Verilog HDL期末复习题总结必过

2021-04-26 09:02:14 325KB EDA-VerilogHDL期

基于线性调频信号的脉冲压缩处理，内含MATLAB源码，FPGA的ISE源码（Verilog HDL），以及一份实验报告。还有实验数据，实验截图。ADC采样测试，基于多相滤波的数字正交变换，匹配滤波求模输出

2021-04-23 16:47:58 152.26MB 实验报告 FPGA ISE源码 VerilogHDL

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