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93-SRAM接口设计.7z
SRAM接口设计,Vivado仿真工程。
2021-04-30 09:04:45
98KB
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94-使用SystemVerilog简化模块例化设计.7z
使用SystemVerilog简化模块例化设计,Vivado仿真工程。
2021-04-30 09:04:45
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95-EMIF接口设计.7z
EMIF接口设计,Vivado仿真工程。
2021-04-30 09:04:45
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96-AD7606接口设计(串行模式).7z
AD7606接口设计(串行模式),Vivado仿真工程。
2021-04-30 09:04:44
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97-AD7609接口设计(串行模式).7z
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2021-04-30 09:04:44
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98-FPGA乒乓操作设计.7z
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2021-04-30 09:04:44
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99-Vivado ibert IP核设计.7z
Vivado ibert IP核设计,Vivado仿真工程。
2021-04-30 09:04:43
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ibertIP核
100-DAC8811接口设计.7z
DAC8811接口设计,Vivado仿真工程。
2021-04-30 09:04:43
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DAC8811接口
EDA-Verilog HDL期末复习题总结必过.docx
EDA-Verilog HDL期末复习题总结必过
2021-04-26 09:02:14
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基于线性调频信号的脉冲压缩处理(源码和实验报告).zip
基于线性调频信号的脉冲压缩处理,内含MATLAB源码,FPGA的ISE源码(Verilog HDL),以及一份实验报告。还有实验数据,实验截图。ADC采样测试,基于多相滤波的数字正交变换,匹配滤波求模输出
2021-04-23 16:47:58
152.26MB
实验报告
FPGA
ISE源码
VerilogHDL
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