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可综合的fifo的Verilog代码

FIFO 控制器在数字系统中被大量使用，可以作为数据缓存使用。时钟同步的FIFO 控制器接口如下图所示，主要接口信号定义如下

2022-01-03 18:51:35 11KB fifo Verilog代码

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基于FPGA异步FIFO设计完整报告

基于FPGA异步FIFO设计完整报告，发送接收模块

2022-01-01 16:35:39 443KB FPGA 异步 FIFO

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异步fifo的sync_r2w.v

关于异步fifo中把读时钟域同步到写时钟域处理设计代码实现_打两拍

2021-12-30 21:02:31 615B 数字IC 前端设计 verilog

读写fifo实现数据传输源代码，verilog语言

通过usb 2.0实现pc和FPGA之间的数据通信，双向传输

2021-12-29 14:14:13 2KB verilog代码

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同步fifo设计代码_初学者入门

本代码适用于想要入行数字IC领域，同步fifo设计代码

2021-12-29 14:01:32 2KB 数字IC

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同步fifo_tb-数字IC领域

简单验证同步fifo功能的tb代码

2021-12-29 14:01:31 2KB 数字IC

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异步fifo的tb代码-数字IC领域

简单验证异步fifo功能的tb代码

2021-12-29 14:01:31 2KB 数字IC

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异步fifo_top层

异步fifo-top层设计代码——数字ic初学者入门

2021-12-29 14:01:30 1KB 数字IC

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异步fifo的rptr_empty.v

关于异步fifo的读空产生逻辑

2021-12-29 14:01:29 993B 数字IC

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异步fifo的wptr_full.v

关于异步fifo的写满产生逻辑

2021-12-29 14:01:28 955B 数字IC

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