简易聊天室简介:  基于客户端和服务端的简易聊天室  使用TCP/IP协议  支持多人联机聊天  //支持用户登录和退出  //支持文件上传下载功能
2021-05-30 16:13:29 328KB 简单聊天室
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科研管理系统 附带源码,项目文档,说明书,数据库备份文件,适合课程设计,毕业设计用。
2021-05-20 10:35:13 1.92MB 科研管理系统 源码 文档
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axis2 包括源码 文档
2021-05-18 20:40:52 43.02MB axis2 包括源码 文档
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基于android实现的仓库管理系统案例,有源码,文档,学习android必备 基于android实现的仓库管理系统案例,有源码,文档,学习android必备
2021-05-12 17:05:29 3.52MB android
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本设计利用Atmel公司的AT89C51单片机对电子时钟进行开发,设计了实现所需功能的硬件电路,应用C语言进行软件编程,并用Proteus和KEIL联调进行仿真演示、验证。主要介绍用单片机内部的定时/计数器来实现电子时钟的方法,本设计由单片机80C51芯片和LED数码管为核心,辅以必要的电路,构成了一个单片机的数字电子时钟。它的计时周期为24小时,显满刻度为“23时59分59秒”,且配有6个独立键盘,可以灵活地调节时间,并具有一定的扩展性。
2021-05-12 08:04:27 389KB at89c51 电子时钟电路方案 电路方案
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c++超级玛丽,附带教程,非常详细,还有游戏,还有代码,什么都有
2021-04-30 15:09:15 1.85MB 游戏 c++ 算法
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基于Webservice的信息查询系统 源码 源代码 文档 自己写的一个粗糙的例子,应付学期作业的,呵呵
2021-04-29 17:47:23 2.82MB 基于Webservice的信息查询系统 源码
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本压缩包包含用Java中Swing实现满天星源码+文档------------
2021-04-28 09:08:55 94KB swing
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RTL8208B_BCM5421S千兆网cyclone2 FPGA主控板protel99设计硬件原理图PCB+BOM+FPGA Verilog源码+文档说明,4层板设计,包括完整的原理图+PCB+生产BOM文件,CYCLONE2 FPGA设计逻辑源码文件 2、 设计概述 本板作为千兆机内帧的接收板,主要功能是接收千兆机内帧控制器输入的显示数据,经过SDRAM转存后再通过十六个百兆口输出。同时要能接收箱体扫描板输出数据。其中收发关系由本板百兆芯片实现AUTOCROSS。 3、 具体设计 3.1 SDRAM.SCH  使用一片86脚,TSOP封装的SDRAM  可以使用64M,128M的SDRAM。使用64M芯片时21脚(A11)NC  DQM[3:0]接地,CKE接3.3V电源 3.2 FPGA.SCH  FPGA芯片使用EP2C8Q208  配置方式JTAG+AS(EPCS4)  25M时钟和RESET接PLL1的输入端  FPGA附加电路:FLASH,EEPROM,温度传感,天光亮度传感  FLASH的CS#接地,WP#接3.3V。EEPROM的WP接地  千兆的CLK125,RC125,MEDIA,BREAK接PLL2IN  千兆PHY和两个百兆PHY的管理接口复用一对I/O。 千兆PHY地址为00001;百兆PHY地址为10***,01***  百兆芯片共用一个RESET引脚 3.3 POWER.SCH  5V电源输入  FPGA内核电压1.25V使用一片1085_ADJ  板上3.3V电压使用一片2831Y  千兆芯片的2.5V使用一片2831Y  两个百兆芯片的1.8V各使用一片2831Y,需要测试是否可以使用一片 每个百兆芯片需要760mA工作电流 3.4 INDRIVE.SCH  千兆芯片使用BCM5421S  留有光接口与电接口,使用MEDIA选择管脚选择接口类型  引脚设置如下: 信号类型 信号名称 引脚 IO 功能描述 连接方式 与FPGA相连的信号 RXD[7:0] 2,3,4,9,10,11,12,15 O 接收数据,与RXC同步 在100BASE-TX和RGMII模式下,只有RXD[3:0]有效 经过排阻和FPGA相连(如图19) TXD[7:0] 104,103,102,101,100,99,98,97 I 发送数据,与GTXCLK同步 在100BASE-TX和RGMII模式下,只有TXD[3:0]有效 RX_DV 1 O 高电平指示正在接收数据 TX_EN 106 I TXD[7:0]传输使能 GTXCLK 107 I GMII传输时钟,MAC提供的125M时钟,用于同步发数据 RX_ER 113 O RX_DV高,RX_ER高指示从双绞线收的数据有错 INTR#/ ENDET 76 I 中断信号 当检测到ENERGY置高1.3ms 当无ENERGY 1.3s 置低 与FPGA的CLKIN相连 MDC 20 串行数据MDIO的同步时钟,可以达到12.5M 与FPGA相连,与百兆芯片复用 MDIO 21 用于配置MII寄存器的串行数据 与RJ45相连的信号 TRD[0]+- 47,48 IO 网线的收发差分对 与RJ45相连 TRD[1]+- 50,49 IO TRD[2]+- 56,57 IO TRD[3]+- 59,58 IO 与光头相连的信号 SGIN+- 115,116 I SerDes/SGMII差分数据输入 与光头相连 SGOUT+- 118,119 O SerDes/SGMII差分数据输出 指 示 灯 信 号 B_TX 70 O 传输数据指示信号 B_RC 71 O 接收数据指示信号 B_LINK2 72 O 传输速度指示信号 00表示1000BASE-T LINK 高电平使能SERDES模式 B_LINK1 73 O B_FDX 74 I/O pd 高电平使能SGMII模式 全双工指示信号 B_SLAVE 75 I/O pu A-N使能 Master/Slave指示信号 B_QUALITY 85 O 铜线连接质量指示信号 RGMII模式下设置RXC Timing 时 钟 信 号 XTALI 124 I 5421的外接25M参考时钟 接25M晶体 XTALO 125 O RXC 112 O 从输入的模拟信号中恢复的125M时钟,用于同步RXD[7:0] 接FPGA的CLKIN CLK125 18 O MAC参考时钟,由XTALI倍频产生的125M时钟信号输出 接FPGA的CLKIN 接成1或者0的控制信号 PHY[4:0] 63,