为了保持对已经入侵的主机长久的控制，需要在主机上建立网络后门，以后可以直接通过后门入侵系统。
当入侵主机以后，通常入侵者的信息就被记录在主机的日志中，比如IP地址、入侵的时间以及做了哪些破坏活动等等
为了入侵的痕迹被发现，需要隐藏或者清除入侵的痕迹
实现隐身有两种方法：
设置代理跳板
清除系统日志。
2021-05-27 13:25:13
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各位，如果你对WebGL感兴趣，如果你对Three.js感兴趣，认为不久的将来的一天，你会用到它，那么跟我一起来学习吧。这应该是一个不错的教程，它将做到两个第一。第一，它将是国内第一部完整讲解Threejs的教程。第二，它将是讲得最清楚的一部中文教程。
boy and gril ，让我们开始这段轻松的旅程吧。
2021-05-23 23:32:48
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包含IE 支持版本（ActiveXObject）的纯文本文件保存js代码示例和基于HTML5完成文件保存（FileSaver.js）示例。
2021-05-12 13:13:00
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可通过添加fileassoc.m文件或注册表两种方法，关联各个版本的m文件，使用时直接点击就可以打开源程序。方便使用。
2021-04-29 15:40:42
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方法一：在while循环中，设置一个平铺式顺序结构，通过设置五个布尔灯的局部变量来控制灯的亮和灭，设置一个等待的秒表500ms,设置方法一停止开关来控制循环停止。
方法二：1.运用while循环，在while里面设置一个条件结构。
2.亮灯时间设置：等待控件设定在条件结构的五个值中，设 置一个500ms的值。
3.开关：模式切换开关控制右下方循环。
4.条件结构设置：产生1-5循环数，控件里面找到“取余”和 “+1”。 设定条件内的执行内容，设置“1”时，选择布尔常量“T”和“F”，“1”灯与“T”相连，其余灯均为“F”，“2”时，选择布尔常量“T”和“F”，“2”灯与“T”相连，其余灯均为“F”，到“5”。
2021-04-25 22:46:30
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一、 实验目的与要求：
用verilog语言编写出一个除法器的代码，并在modelsim中进行功能仿真，认真的完成实验报告。
二、 实验设备（环境）及要求：
在modelsim环境下编写代码与测试程序，并仿真；
在synplify pro下编译，设置硬件并综合。
三、 实验内容及步骤：
1、 选择除法器的算法，本实验开始采用的是减法实现除法器的例子（比如十进制中的a/b，可先比较a与b的大小，如果a>b,则商加1，a<=a-b,再进行比较大小，直到a<b,商不变，余数为a）;
2、 选择好算法，进行verilog语言编程，再写好testbench并进行编译与功能仿真；
3、 在中进行初步综合；
4、 完成实验报告；
2021-04-25 10:03:34
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