xilinx的源代码不支持RTL8211FD，附件的程序可以使用RTL8211

自述文件 该项目将描述如何在zybo板上运行 。 zybo和zc702之间的主要区别是： zybo上的DDR内存为512MB，而zc702的DDR内存为1GB Zc702上有某些zy2没有的ii2设备。 zybo上的以太网PHY控制器与zc702使用的以太网PHY控制器不同。 基于此，需要在以下方面进行更改： 设置一个新的vivado项目，并为zc702导入设计，并为zybo板生成新的hdf和位文件。 更改启动参数以限制CPU0上的linux仅使用384MB的DDR内存。 为zybo上的设备更新system-top.dts。 必须更改CPU1的板级支持软件包（bsp），以将DDR内存的使用限制为低至128MB（0x18000000至0x1fffffff）。 如何使用此套件 基本上，该软件包的布局与xilinx提供的布局相同。 区别在于： 已经为zybo创建了工作目录。 目

基于ZYNQ的多核系统设计 不错的文档，可以参考，讲解的比较清晰

zynq-7000学习笔记(十三)——Zedboard Linaro系统安装QT-附件资源

手把手教你如何调试ZYNQ7020开发板，利用IP核和自编verilog代码，搭建和验证FPGA电路。

去掉了zedboard设计的RGB转YUV及444转422的模块，从内存中直接输出YUV数据，vcresample编译错误也没有了。 工程在vivado 2016.4版本下编译通过。

本文档详细描述了基于Xilinx Zynq 7020 SOC的自定义IP的实现，并带领大家一步步完成自定义用户逻辑IP与Zynq ARM通过AXI-Lite通讯的实验。教程非常详细包括FPGA部分和SDK软件部分的开发，以及自定义驱动文件的创建和使用等。 ZYNQ芯片的PL部分也就是FPGA部分，定义了一个用户逻辑的IP，实现将两个输入的32bit的数据相加。自定义的用户逻辑IP中设计了4个寄存器，其中3个配置寄存器（可读、可写）和一个状态寄存器（只读）。 ARM处理器通过写配置寄存器slv_reg0和slv_reg1分别写入两个输入数据，用户逻辑做加法运算，计算相加的结果放入slv_reg3寄存器中。slv_reg3寄存器作为自定义IP的状态寄存器使用，不能写，只能读。ARM处理器读取slv_reg3寄存器中的数据，并将结果显示在串口调试工具窗口中。

基于ZYNQ045的linux下更新pl端bit镜像程序的方法，该方法不需要重启板卡，直接更新即可使用。基于uboot源码和linux的方法，非petalinux工作流程。使用SDK2018.2的版本工具进行编译开发，亲测可以使用，在实际板卡上测试通过。开发环境为ubuntu16.4的版本。

详解DMA （Direct memory access ）原理， DMA， pooling, interrupt原理； xilinx axi-dma原理，axi4 interconnet bus, xilinx axi-dma原理 ; DMA实现fpga外设与ARM ddr3sdram 交互数据的原理流程、注意。 Cypress CX3 DMA原理，GPIF-II 转态机接口原理图。

实现ZYNQ通过dma来读写DDR数据，由于上传大小的限制里面只包含PL端AXI_STREAM的代码，SDK里C语言的代码，还有块设计的图片