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基于FPGA的分频器设计
1）系统时钟1MHz；
2）要求能产生2分频～16分频信号，分频系数步进值为1；
3）“分频系数置数”按钮每按一次，分频系数增加1，增加到16后如果再次按下“分频系数置数”按钮，分频系数回归到2；置数结束后，按下“启动”按钮，系统按照指定的分频系数生成分频信号；
4）n分频后，“1”电平持续的时间要求1～n-1可调，步进值1；
5）“占空系数置数”按钮每按一次，“1”电平持续时间增加1，增加到n-1后如果再次按下“分频系数置数”按钮，“1”电平持续时间回归到1；再按下“启动”按钮后，系统按照指定的“1”电平持续时间生成分频信号；
2019-12-21 21:02:56
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EDA课程设计完整版---数字秒表(设计报告+仿真文件+硬件实现+仿真截图) 这是本人的课程设计，内容详尽，并包括下载到实验箱生成的文件还有相应截图。
2019-12-21 20:58:20
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利用VHDL语言设计基于计算机电路中时钟脉冲原理的数字秒表。该数字秒表能对 0秒～59分59.99秒范围进行计时，显示最长时间是59分59秒，超过该时间能够进行报警。计时精度达到10ms。设计了复位开关和启停开关。复位开关可以在任何情况下使用，使用以后计时器清零，并做好下一次计时的准备。
2019-12-21 20:56:14
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