计算机组成原理大作业，VHDL 编写，FPGA测试实现15条指令

对前面发的实验代码做了一个系统的讲解，包括各个模块的功能，实现的原理和机制，接口的参数设置，运行结果展示都一一列举出来。

该文件主要实现硬布线单周期16位CPU的设计，通过Quartus II 15.0软件设计平台设计逻辑电路，通过仿真模拟验证组合逻辑电路的正确性，用FPGA测试板来完成了本次实验。该实验从总体逻辑设计（指令模块和器件单元设计模块）入手，完成了6条指令（ADD、LW、SW、BEQ、JMP、CLEAR）的设计、CPU数据通路和控制线路图的设计。再进行CPU中主要模块详细设计，指令通过列出逻辑式进行逻辑门组合实现，选择合理的触发器、元件组合完成各个器件的单元详细模块设计。(注：运行结果仍有逻辑错误)

linux 多重定时器

MIPS CPU设计实验，可以将三级时序，硬布线，微程序，中断等相关概念全部融合在一起，不需要大家画数据通路，只需要专注控制器的设计，适合组成原理课程开展CPU单元实验。

educoder 华中科技大学 单周期MIPS CPU设计 微程序地址转移逻辑设计 MIPS微程序CPU设计

资源为单周期MIPS的verilog代码，如有需要请下载，谢谢大家。

单周期CPU设计verilog，课程设计

这是计算机组成原理课设，基于verilog实现的单周期CPU代码，实现了add, addu, addi, addiu, sub, slt, and, or, xor, beq, j, sw, lw, lui,andi，addu，ori，xori，共18条指令，能够运行简单的冒泡排序。内含单周期图。

使用verilog语言，对cpu进行了设计和实现，对三十多条指令都做了设计，并成功实现其功能，做cpu实验的大学同学可以参考，后面还会发一个实验报告。