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Verilog HDL设计64bits算术乘法器.rar
1.用VerilogHDL设计实现64bit二进制整数乘法器,底层乘法器使用16*16\8*8\8*32\8*16小位宽乘法器来实现,底层乘法器可以使用FPGA内部IP实现; 2.基于modelsim仿真软件对电路进行功能验证; 3.基于Quartus平台对代码进行综合及综合后仿真,芯片型号不限; 4.电路综合后的工作频率不低于50MHz。
2021-08-23 10:57:08
456KB
源代码
VerilogHDL
Quartus
modelsim
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Verilog HDL程序设计教程与附件光盘程序
Verilog HDL程序设计教程与附件光盘程序,王金明老师的经典教材,学习FPGA的好书
2021-08-19 10:19:43
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VerilogHDL
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