2018年各个公司数字IC工程师岗位设计的笔试题，如寒武纪，联发科，紫光，中兴，海康威视，科达，忆芯等等.....

亚稳态产生消除与避免

详细对近几年数字IC设计工程师笔试面试的题目做了总结，希望对大家有帮助

包含典型电路源码，SPI，I2C，clk_div,等等。方便verilog初学者学习

其中包括： FPGA&ASIC笔面试题船新版本 IC厂面试经验（面试经验都在这个pdf里） 2018汇顶笔试 2019大疆笔试 AMBA-AXI3-v1.0协议中文完整翻译 ASIC前后端设计经典的细节讲解 FIFO Simulation and Synthesis Techniques for AsynchronousFIFO Design 复旦微2017年校招笔试题 跨时钟域设计 2020年乐鑫提前批数字IC设计岗 2020年联发科笔试 路科笔试真题完整版1.5.1 你要的FPGA&数字前端笔面试题都在这儿.pdf 综合与Design Compiler(很好)

静态时序分析.ppt

设计与验证基础 脚本 笔面试题集 rtl_code 状态机设计 异步FIFO设计 亚稳态的世界 信号处理 同步FIFO设计 通信方式与仿真 速度与面积的优化 时钟域与时钟树 时钟与复位 时钟分频技术 时钟约束 全局时钟 流水线的艺术 基础知识题集 多时钟处理 低功耗设计 存储单元与模块 verilog语法知识 FPGA内部结构 ...

PXI数字模式仪器，100M，功能类似于NI PXIe-6570，chroma 33010，成熟应用，测试厂稳定运行多年，高性价比

systemverilog官方文档

这个文档以一个例子，描述了数字IC设计后端[APR]的整个流程，非常具有学习的意义