本设计是利用 VHDL 硬件描述语言设计 CRC 发生器和校验器 。12 位信息加 5 位 CRC 校验码发送 、 接收 ,由两个模块组成 ,CRC 校验生成模块 ( 发送) 和 CRC校验检错模块 ( 接收) ,采用输入,输出都为并行的 CRC校验 生 成 方 式 。产 生 此 CRC 码 可 利 用 Peterson 和Brown 提出的移位寄存器电路实现 。初始时置各寄存器为 0 ,信息位串从高位起逐位输入电路 ,每送入一位就进行一次异或操作和循环移位 ,由于信息位串为 12 位 ,所以经过 12 次操作后 ,4 个寄存器中的值就是冗余位 。
2019-12-21 18:51:24 160KB CRC
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1、这是我们竞赛时的第二个实验,要求是制作一个DDS信号发生器。 2、我在网上找了很多的资料,现在也一并共享吧。有南京理工大学的一个与这 个实验相近的一个讲解,我觉得这个给我的帮忙是很大的。另外一个对我帮 忙很大的一个文档是NH文件---基于FPGA的DDS信号源的设计。这两个文件由 于与我的实验课题是一样的,所以参考价值很大,几乎我的设计思想由这两 个文件左右的 3、我先讲解一下我在这个实验中遇到的问题,如果有遇到相类似问题的朋友, 希望可以对你有所帮助。首先是ROM的定制问题,就是正弦函数查找表的设计 ,可以用两种方法。一种是用MATLAB,一种用excil,为了方便我把这两个文 件一起放在这里了。(一个是makedata,用MATLAB打开就可以了,另外一个就 是“rom--数据.xcl”文件,里面的设置可能不同,能看得懂本质是一样的, 两 者弄出来的数据是不同的,因为我在制作中修改了许多次的缘故。 4.最后,我把输出是16进制的整个文件作为参考一并放在这个文件夹里就是“dds_16_show—-作为参考”这个文件夹。(考虑 到FPGA里的显示管有限的缘故,因为如果用10进制的,要6个数码管,而用16 进制的就只用5个就OK了)
2019-12-21 18:47:48 12.63MB dds 正弦信号发生器 VHDL Quartus
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