基于FPGA的VHDL语言的一种CCD驱动时序的设计方法，用来对目前一些线阵CCD进行驱动，它可以产生多路时序而且频率很高，足够达到要求

电荷耦合器件(CCD)作为新兴的固体成像器件即图像传感器，具有体积小，重量轻，分辨力高，噪声低，自扫描，工作速度快，灵敏度高，可靠性好等优点，受到人们的高度重视，广泛应用于图像传感、景物识别、非接触无损检测、文件扫描等领域。CCD驱动电路的实现是CCD应用技术的关键问题。以往大多是采用普通数字芯片实现驱动电路，CCD外围电路复杂，为了克服以上方法的缺点，利用VHDL硬件描述语言．运用FPGA技术完成驱动时序电路的实现。该方法开发周期短，并且驱动信号稳定、可靠。系统功能模块完成后可以先通过计算机进行仿真，再实际投入使用，降低了使用风险性。 　　1 硬件设计 　　CCD的硬件驱动电路系统的器件

基于FPGA的千兆以太网实现

基于FPGA的增量式光电编码器的高精度计数，吕利山，李治全，采用FPGA对增量式编码器输出的脉冲进行高分辨率位置数据处理。这一方法在FPGA内部使用一个计数器对由A，B相信号生成四倍频信号Q的周�

摘 要：本文采用Altera 公司的Stratix 系列FPGA 实现了一个三端口非透明型SDRAM 控 制器，该控制器面向用户具有多个端口，通过轮换优先级的设计保证了多个端口平均分配 SDRAM的带宽且不会降低传输速率。将访问SDRAM空间虚拟成一个简单的访问三口RAM 的操作，采用乒乓的DMA 传输机制大大提高了数据传输的带宽和效率。 　　1 引言 　　SDRAM 具有存储容量大、速度快、成本低的特点，因此广泛应用于雷达信号处理等需 要海量高速存储的场合，但是SDRAM 的操作相对复杂，需要有专门的控制器配合处理器 工作完成数据的存取操作。随着FPGA 技术的快速发展及其应用的普及，用

基于FPGA的掌静脉采集系统设计

针对跳频通信系统有固有噪声的特点，结合DDS+DPLL高分辨率、高频率捷变速度的优点，并采用Altera公司的Quartus-Ⅱ_10．1软件进行设计综合，提出了一种新型的跳频信号源。结果表明，该设计中DPLL时钟可达到120 MHz，性能较高，而仅使用了30个LUT和18个触发器，占用资源很少。

本文设计的FFT处理器，基于FPGA技术，由于采用移位寄存器流水线结构，实现了两路数据的同时输入，相比传统的级联结构，提高了蝶形运算单元的运算效率，减小了输出延时，降低了芯片资源的使用。

基于FPGA的数字电子琴——数电小系统设计【数字电子技术】(使用Vivado中的verilog语言）实验设计代码文件（全）。 该文件适合初学数字电子技术的同学学习使用和参考。 实验文件代码有限，如果需要改动代码请认真学习后再使用，以防出现无法成功使用的情况出现。

基于FPGA的电压表与串口通信，本系统包括AD采集和串口通信两个部分，可以拿来直接做设计使用，全套资料，包括使用硬件软件操作说明等。