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fpga四本书包括FPGA设计与验证，深入浅出fpga，手把手学fpga系列等，多本书籍阅读清晰，文章通达细致。

以太网是局域网中应用最广泛的联网技术，其速率已经从最初的 l O Mb i t / s发 展到现在的I O Gb i t / s ，而且其应用领域也己经从最初的局域网延伸到城域网、广域 网。介质访问控制 ( MAC)子层是以太网的核心，以太网的操作是基于 MAC协 议的。 本文的主要内容是以太网MA C的F P G A设计， 设计的MA C符合I E E E 8 0 2 . 3 规范，可以通过Mi l 或R MI I 连到物理层， 并且提供流量控制、统计信息收集、内 部寄存器配置等功能。 本论文的设计输入是采用VHDL语言来完成的， 通过在E DA 工具下的仿真和综合，验证了设计的正确性和实用性。

无线通信fpga设计[田耘等编着][程序源代码]，里面有PDF书籍，matlab代码，verilog代码

cyclone4 FPGA EP4CE10F17C8N设计数字时钟quartus工程源码+WORD说明文档， 本设计采用FPGA，实现核心控制。利用独立按键当作输入，利用六位一体的共阳极数码管作为显示设备。具体要求如下： 1. 数字钟要求显示时间、日期、闹钟时间。本设计采用verilog，芯片为50MHZ的EP4CE10F17C8N，实现核心控制。 2. 显示时利用小数点将所显示内容分开。（例：19.12.55） 3. 外部输入的按键有，切换按键，调整按键，加按键，减按键。具体功能如下： 数字钟要求显示时间、日期、闹钟设定时间。利用切换按键进行年月日、时间、闹钟定时操作，三种状态均可用增减两个按键进行调整，对于选中的数码管调整位，通过闪烁表示已经选中，例如：首先切换至日期，选中表示“年”的数码管，那么选中的位进行0.5秒的闪烁表示选中，其次可通过增减按键进行数字的增减。另外在按键消抖后，每次按键按下，蜂鸣器响表示已经按下；设定的闹钟到时候，按下任何按键均停止蜂鸣器，若没有按键按下，蜂鸣器长响至1min时长后，自动停止。 module digital_clock (clk,rst_n,key_add,key_sub,key_adjust,key_switch,beep, seven_tube_sel,seven_tube_seg); input clk; input rst_n; input key_add; input key_sub; input key_switch; input key_adjust; output beep; output [7:0] seven_tube_seg; output [2:0] seven_tube_sel; wire flag_add; wire flag_sub; wire flag_adjust; wire flag_switch; wire [23:0] show_data; wire flag_alarm; wire [5:0] dp_en; key_processor key_processor_inst( .clk (clk), .rst_n (rst_n), .key_add (key_add), .key_sub (key_sub), .key_adjust (key_adjust), .key_switch (key_switch), .flag_add (flag_add), .flag_sub (flag_sub), .flag_adjust (flag_adjust), .flag_switch (flag_switch) ); digital_clock_ctrl digital_clock_ctrl_inst( .clk (clk), .rst_n (rst_n), .flag_add (flag_add), .flag_sub (flag_sub), .flag_adjust (flag_adjust), .flag_switch (flag_switch), .show_data (show_data), .flag_alarm (flag_alarm) ); seven_tube_drive seven_tube_drive_inst( .clk (clk), .rst_n (rst_n), .show_data (show_data), .dp_en (6'b010100), .seven_tube_seg (seven_tube_seg), .seven_tube_sel (seven_tube_sel) ); beep_drive beep_drive_inst( .clk (clk), .rst_n (rst_n), .flag_alarm (flag_alarm), .flag_add (flag_add), .flag_sub (flag_sub), .flag_adjust (flag_adjust), .flag_switch (flag_switch), .beep (beep) ); endmodule

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本书主要讲解了FPGA设计、方法和实现。这本书略去了不太必要的理论、推测未来的技术、过时的工艺细节，用简明扼要的方式描述FPGA中的关键技术。主要内容包括：设计速度高、体积小、功耗低的体系结构方法等

FPGA的verilog时钟设计 是二十四小时制的时钟，可以调节秒、分、时，可以暂停。包含所有的工程代码。

基于FPGA设计的贪吃蛇小游戏实验课程设计报告+quartus9.1工程源码,可以做为你的学习设计参考。 摘 要 本次电子技术基础课程设计了贪吃蛇游戏，实现了用FPGA来驱动VGA显示贪吃蛇游戏。贪吃蛇的游戏规则是玩家使用PS2键盘操控一条蛇上下左右移动不断吞下苹果，吃下一个苹果蛇身增长一节，当蛇头撞到蛇身或障壁时游戏结束。本课程设计采用Verilog HDL语言编写，涉及到VGA显示，PS2键盘操控，状态机等相关知识。 关键词：FPGA；VGA；PS2；贪吃蛇；Verilog HDL 2.1 游戏设计内容及要求 基本要求： ① 利用FPGA开发板、VGA显示器、PS2键盘实现贪吃蛇游戏。 ② 一条蛇可以看成由许多正方形的“小格子”拼凑成，称作节。节是蛇身上最小的单位。蛇的初始长度确定。 ③ 蛇的初始位置及方向由FPGA开发板随机生成，每次游戏预送100分。 ④ 用户使用开发板键盘及PS2键盘可控制蛇头的方向及速度。蛇在屏幕中运动每安全度过1秒加1分，静止状态每过1秒减1分，当游戏达到200分时自动进入游戏下一关，当游戏分值自动减为0时游戏失败终止。 ⑤ 当贪吃蛇触壁则失败。 ⑥ 实现游戏蛇身变换及游戏积分的自动动态显示。 2.2 系统分析 贪吃蛇是经典小游戏，本设计采用VGA显示的方式将游戏展现出来。游戏中玩家通过四个按键控制蛇的身体上下左右移动来吃屏幕中出现的苹果，苹果是随机出现的。当蛇吃的一个苹果时，蛇身体变长一个单位同时会有另一个苹果出现。如果蛇头撞墙或者撞到自己身体，则游戏失败。 所要设计的贪吃蛇游戏基于Cyclone III系列EP3C5E114C8N的FPGA芯片为硬件，采用Verilog HDL语言编写程序。在本设计中，有个8按键，分别是上、下、左、右、复位和游戏开始，暂停与继续按键。它们都是输入信号，输出是VGA，在电脑屏幕实现VGA显示字符，游戏画面 第3章 贪吃蛇游戏设计 3.1 VGA显示模块设计 显示器扫描方式分为逐行扫描和隔行扫描：逐行扫描是扫描从屏幕左上角一点开始，从左像右逐点扫描，每扫描完一行,电子束回到屏幕的左边下一行的起始位置，在这期间，CRT对电子束进行消隐，每行结束时，用行同步信号进行同步；当扫描完所有的行，形成一帧，用场同步信号进行场同步，并使扫描回到屏幕左上方，同时进行场消隐,开始下一帧。 　　完成一行扫描的时间称为水平扫描时间，其倒数称为行频率；完成一帧（整屏）扫描的时间称为垂直扫描时间，其倒数称为场频率，即刷新一屏的频率，常见的有60Hz，75Hz等等。标准的VGA显示的场频60Hz,行频31.5KHz。 行场消隐信号:是针对老式显像管的成像扫描电路而

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