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DAC的底噪收到采样时钟，自身热噪，数字躁底等共同作用。这里想通过实验查看数字躁底对DAC底噪的影响，特别是在LTE系统，系统指标要求没有GSM严苛的情况下，是不是可以降低数字链路的位宽，对下行链路处理单元的位宽从16bit降低到更低的bit位宽。

本代码为TI DSP TMS320F280049的DAC代码，有库版本、寄存器版本，2个工程都可以运行，欢迎下载。

云芯 DAC芯片 YD14D250 数据手册,资料网上基本找不到。。

云芯 DAC芯片 YD16D250 数据手册,资料网上基本找不到。。

为了达到高速数/模转换器(DAC)的性能，需要严格满足数字信号的时序要求。随着时钟频率的提高，数字接口的建立和保持时间成为系统设计人员需要重点关注的参数。本应用笔记对建立和保持时间进行详尽说明，因为这些参数与Maxim的高性能数据转换方案密切相关。 　　建立时间(tS)是相对于DAC时钟跳变，数据必须达到有效的逻辑电平的时间。保持时间(tH)则定义了器件捕获/采样数据后允许数据发生变化的时间。图1给出了相对于时钟上升沿的建立和保持时间。特定器件的时钟信号有效边沿可能是上升/下降沿，或由用户选择，例如MAX58?5 16位、500Msps、插值和调制双通道DAC，CMOS输入。 　　采用CM

所有模数转换器(ADC)和数模转换器(DAC)都需要一个基准信号，通常为电压基准 。 ADC的数字输出表示模拟输入相对于它的基准的比率；DAC的数字输入表示模拟输出相对它的基准的比率。有些转换器有内部基准，有一些转换器需要外部基准。不管怎样所 有转换器都必须有一个电压(或电流)基准。

dac芯片选型介绍

基于STM32F103的，在 RTThread操作系统环境下，使用 FSMC通道，AD7606模块进行高速实时AD采集，最快能达到200KHz 程序还包含了DAC

此代码基于stm32，使用DMA的双缓冲机制和stm32片上DAC达到输出指定频率正弦波