基本要求
1、能进行正常的时、分、秒、 0.99秒的计时功能，分别由8个数码管显示24小时、60分钟、60秒钟、0.99秒的计数器显示。
2、能利用实验系统上的按键实现“校时”“校分”功能：
⑴按下“SA”键时，计时器迅速递增，并按24小时循环，计满23小时后回“00”；
⑵按下“SB”键时，计分器迅速递增，并按60分钟循环，计满59分钟后回“00”，但不向“时”进位；
⑷要求按下“SA”、“SB”或“SC”时均不产生数字跳变（“SA”、“SB”、“SC”按键是有抖动的，必须对其消除抖动处理）。
3、能利用扬声器做整点报时：
⑴当计时到达59分50秒时开始报时，在59分50秒、52秒、54秒、56秒、58秒鸣叫，鸣叫声频率可定为512Hz；
⑵到达59分60秒时为最后一声整点报时，整点报时频率可定为1024Hz。
4、用层次化设计方法设计该电路，用Verilog语言编写各个功能模块。
5、完成电路设计后，用实验系统下载验证。
2021-12-07 22:19:38
8.38MB
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基于EDAVerilogHDL的简易数字钟设计报告，用quartus ii 实现数字电子钟，可以实现 时、分、秒走时，并且可以调整时间，闹钟，整点报时等功能。
2021-11-08 19:30:24
2.98MB
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个人完成的简易数字钟项目，其基本功能包括电源模块、时钟模块、分频计数器模块、显示模块等部分，能够实现简单的时分秒功能，附带手动的校对功能。
2021-07-03 21:47:53
866KB
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1.C51实现数字时钟。
2.用了两个定时器，一个用于闹钟，一个是计时
3.程序简单，功能也简单，用于期末作业和学习交流。
4.按键K4实现时分秒到年月日的转变
2021-06-09 21:33:37
75KB
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