详细介绍利用Vivado2013.4在ZedBoard上进行开发的入门指导。
2022-08-21 13:10:30 5.31MB vivado
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该教程详细描述了zedboard vivado开发的一些基本操作,是国内少有的vivado开发资料
2021-10-07 16:45:32 5.01MB zedboard vivado开发
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单周期处理器(CPU),支持以下指令:lw、sw、beq、addi、add、sub、and、or、slt。使用的开发环境是vivado,文件在压缩包中的single_cycle_processor.xpr内。压缩包内有单周期CPU的示意图。
2021-05-31 10:10:08 504KB systemverilog cpu 单周期处理器
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S01_基于ZYNQ的FPGA基础入门;S02_基于ZYNQ的SOC入门基础;S03_基于ZYNQ的裸机应用开发; S04_基于ZYNQ硬件的LINUX 开发; S05_基于ZYNQ的HLS 图像算法设计; S06_基于ZYNQ的图像处理案例; S07《ZYNQ修炼秘籍》-第七季MIG访问DDR; S08《ZYNQ修炼秘籍》-第八季GTX光通信_以太网通信 ; S09《ZYNQ修炼秘籍》-第九季提高版
2020-01-03 11:20:08 73.36MB ZYNQ VIVADO
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FMC ( FPGA Mezzanine Card ) 简而言之,是具有特定功能的子卡模块。 FPGA 夹层卡 (FMC) 标准由包括 FPGA 厂商和最终用户在内的公司联盟 开发,属于 ANSI 标准,旨在为基础板(载卡)上的 FPGA 提供标准的夹层卡 尺寸、连接器和模块接口。I/O 接口与 FPGA 分离,不仅简化了 I/O 接口模 块设计,同时还能最大化载卡的重复使用率。 本示例为将几个信号通过 ZC706 上的 FMC 接口输出到载卡上。 1. 源代码 : module top(clk,CLKW,D3,D2,D1,D0,CLK_RESET,CLK_COMPUTE); input clk; output CLKW,D3,D2,D1,D0,CLK_RESET,CLK_COMPUTE; reg CLKW,D3,D2,D1,D0,CLK_RESET,CLK_COMPUTE; integer counter = 0; parameter N = 20; integer counter1 = 0; reg clk_div = 0; initial begin 等等
2019-12-21 20:45:42 814KB fmc
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