可在MaxPlus Ⅱ或Quartus Ⅱ等软件平台上进行仿真模拟，本人上一篇文章有仿真图像，可进行参考。 主要基于FPGA进行自动售货机控制系统的设计与实现。系统采用硬件语言VHDL进行描述和设计，在开发软件MaxPlus Ⅱ中进行仿真与模拟。 本系统中包括六个主要模块，分别为选择商品模块、投币模块、计时模块、出货模块、找零模块、显示模块，用VHDL语言描述各个子模块，并实现各子模块和总体系统的互相调用。将程序在MaxPlus Ⅱ软件平台上进行编译仿真，通过分析仿真结果，自动售货机系统具有商品选择、投币处理、比价、出货找零、计时、异常退币等主要功能，符合设计要求。

双向端口的VHDL设计 双向端口的VHDL设计 双向端口的VHDL设计 双向端口的VHDL设计

采用VHDL语言模块化设计方法，附gdf格式顶层图与COUNT时钟计数主模块接线图。 (一)技术要求： 1.十二进制数字钟，能显示时、分、秒，并可进行时和分的快速校正，秒的清零。 2.有整点报时功能，从59分56秒开始，每秒报时一次，直到00分00秒为整点报时。整点报时的频率与其他几响不同。 3.数码显示部分采用动态扫描显示法，能指示时钟驱动信号频率 LIGHT[0]，要求计数器模块异步清零。 (二)模块划分：底层模块：小时控制模块（24进制）、分钟、秒控制模块（60进制）响铃控制模块、时间set模块、响铃控制门闸模块；顶层模块(三)器件型号：Altera公司的FPGA芯片FLEX10K系列20TC144－4或Lattice公司的ISPSI1032－70LJ80

EDA课程设计，文档采取毕业论文式排版，包含源码，测试和结果图，及其原理阐述 一、要求： (1)恰当地运用所学理论知识，对总体方案进行必要的技术、经济比较，然后选定较佳的设计方案。 (2) 编写各模块VHDL源程序,绘制原理框图、顶层电路模块划分图、系统总原理图电路图、流程图采用规范的标准绘制，要求设计参数正确、布局合理。 二、技术指标： 1、设定洗衣机的电机按照设定的正转、反转、暂停三种状态规律运转。 2、设定洗衣机的工作时间，要求洗衣机在工作时间内完成定时启动--正转20秒--暂停10秒--反转20秒--暂停10秒--定时未到回到“正转20秒 --暂停10秒 ……”，定时到则停止，同时发出提示音。 3、用两位数码管预置洗涤时间（分钟数） ，洗涤过程在送入预置时间后开始运转，洗涤中按倒计时方式对洗涤过程作计时显示，用 LED 表示电机的正、反转，如果定时时间到，则停机并发出音响信号。

一个简单的节拍CPU设计，支持MOV，MVI等10条指令，VHDL语言设计，附带波形模拟～～

本文给出一个VHDL设计的串口通信程序，感兴趣的朋友可以看看。

“数字电路与系统设计实验A”实验报告(四)——用VHDL设计分频器,移位寄存器,状态机

VHDL中的MIPS处理器 ECEC 355的学期项目。 用法 在此处下载所有.vhd文件，并将它们添加到modelsim中的项目中。 将二进制mips指令放置在文件instructions.txt ，并将其放置在与这些.vhd文件相同的目录中。 mips编译器将从该文件中读取二进制指令，并在第一个时钟周期后运行它。 在modelsim命令行上，运行source setup.tcl 。 这是一个小脚本，可以自动编译代码，生成仿真（尽管它不会运行）并将对象添加到wave视图中。 如果这不起作用，那么您可以按照常规方式编译并运行。 代码如何运行 在第一时钟周期始终专用于读出从代码instructions.txt ，并将其保存到指令存储器（在发现instruction_memory.vhd ）。 它与处理器本身无关。 这只是初步行动。 从第二个时钟周期开始，即程序运行时。 在第一个时钟周期

qam仿真matlab代码RTL_QAM 该项目是使用VHDL设计的，以实现M-QAM调制。 设计软件： 生长激素 韵律 Xilinx Vivado Webpack 系统结构 顶级目录结构 . ├── QAM_Vivado # Vivado Project (Timing constraints, source codes also included withing the project) ├── docs # Documentation files ├── ghdl_src_DUT # files to be tested using ghdl (for test run ./compile) ├── sim # Simulation and Verification scripts │ ├── matlab # qam constellation and modulator behaviour verification │ └── gnuradio # Constellation Verification in RealTime using USRP. ├── src # VHD

数字逻辑课程设计，4层电梯,VHDL编写