实验要求：1、用VerilogHDL语言设计一个变速流水灯，输入按键1，LED以1Hz速度循环奇数流水；输入按键2时以2Hz逆度循环偶数流水。
2、用QuartusII 软件进行编译，仿真，下载到实验平台进行验证。
文档中给出了代码以及仿真结果等。
2023-07-04 22:44:53
245KB
1
DE2-115 FPGA开发板 实验指导书配套的实验lab0，现成的实验报告，细致保姆式操作步骤说明，还有关键步骤结果的截图。（CSU的EDA实验作业）
2021-12-24 08:36:01
4.83MB
1
实验一 7段数码显示译码器设计………………………………P3
实验二 8位硬件加法器设计……………………………………P7
实验三 7人投票表决器Verilog HDL设计……………………P11
实验四 巴克码信号发生器……………………………………P16
实验五 多功能数字钟设计……………………………………P22
实验六 状态机实现的ADC0809采样控制电路………………P29
实验总结与感悟 …………………………………………………P36
实验一 7段数码显示译码器设计
一、实验目的
（1）学习使用Verilog HDL语言设计简单组合逻辑电路。
（2）学习使用case语句来描述真值表。
二、实验设备与器材
GW-PK2 EDA实验箱一台。
三、实验内容及实验步骤
1.实验原理及内容
7 段数码是纯组合电路，通常的小规模专用 IC，如 74 或 4000 系列的器件只能作十进制 BCD码译码，然而数字系统中的数据处理和运算都是 2 进制的，所以输出表达都是 16 进制的，为了满足 16 进制数的译码显示，最方便的方法就是利用译码程序在 FPGA/CPLD中来实现。
2.实验步骤
（1）用Verilog HDL设计一个共阴数码管的译码电路，用case语句描述7段译码器的真值表。
（2）编译、综合、适配、下载，验证结果。
（3）进行功能仿真。
（4）设计提示：建议选实验电路模式6，用数码8显示译码输出（PIO46～PIO40），键8、键7、键6、键5四位控制输入，硬件验证译码器的工作性能。注意，在仿真中，4位输入都必须用总线方式给数据。
…………………………………………………………………………………………
好用不贵，祝您用餐愉快~
2021-12-15 22:08:31
3.4MB
1
FPGA实验报告及程序 包括花样彩灯 流水灯 频率计 简单逻辑电路设计 FPGA实验报告及程序 包括花样彩灯 流水灯 频率计 简单逻辑电路设计
2020-01-03 11:38:37
177KB
1