华中科技大学-计算机组成原理-educoder Logisim-储存系统设计(HUST) 答案代码 1.汉字字库存储芯片扩展实验 2.MIPS寄存器文件设计 3.MIPS RAM设计 4.全相联cache设计 5.直接相联cache设计 6.4路组相连cache设计 7.2路组相联cache设计
2024-04-07 22:52:10 4.44MB 计算机组成原理
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educoder平台高级程序算法实现、主要有分治法、贪心法、回溯法和动态规划!
2023-01-04 21:37:18 86KB 算法 动态规划 贪心算法 回溯法
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华中科技大学数据表示实验的全部电路图都有,有需要的小伙伴自己下载,这些电路都是经过本人测试,是可以通关的!!!
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华中科技大学educoder运算器设计全部十一关源文件(circ文件),我是使用logisim完成,我自己试过,能通关。需要使用logisim打开此文件,每一关都需要单独保存文件,再使用记事本打开此文件,复制代码到educoder中。
2022-12-08 19:23:58 543KB 华科educoder 运算器设计logisim
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第一关运算器设计 第1关 8位可控加减法电路设计 第2关 CLA182四位先行进位电路设计 第3关 4位快速加法器设计 第4关 16位快速加法器设计 第5关 32位快速加法器设计 第6关 5位无符号阵列乘法器设计 第7关 6位有符号补码阵列乘法器 第8关 乘法流水线设计 第9关 原码一位乘法器设计 第10关 补码一位乘法器设计 第11关 MIPS运算器设计
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educoder平台评论数据集 educoder大规模在线实践课程中学生做题过程中的评论数据,用于深度学习训练。
2022-10-15 17:06:21 571KB 数据集 评论 educoder 深度学习
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运算器设计包括六关 :8位可控加减法电路设计,CLA182四位先行进位电路设计,4位快速加法器设计16位快速加法器设计,原码一位乘法器设计,MIPS运算器设计 存储系统包括五关:MIPS寄存器文件设计,MIPS RAM设计,全相联cache设计,直接相联cache设计,2路组相联cache设计 单总线CPU包括六关:MIPS指令译码器设计,定长指令周期---时序发生器FSM设计,时序发生器输出函数设计,硬布线控制器组合逻辑单元,硬布线控制器设计,单总线CPU设计
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仅是通过头歌测试的完成文件(MipsOnBusCpu-3.circ)6关全部满分通过测试,无其他内容~ MIPS指令译码器设计|变长指令周期---时序发生器FSM设计|变长指令周期---时序发生器输出函数设计|硬布线控制器组合逻辑单元|变长指令周期---硬布线控制器设计|变长指令周期---单总线CPU设计 学习交流q2267261634
仅是通过头歌测试的完成文件(MipsOnBusCpu-3.circ)7关全部满分通过测试,无其他内容~ MIPS指令译码器设计|单总线CPU微程序入口查找逻辑|单总线CPU微程序条件判别测试逻辑|单总线CPU微程序控制器设计|采用微程序的单总线CPU设计|现代时序硬布线控制器状态机设计|现代时序硬布线控制器设计 学习交流q2267261634
仅是通过头歌测试的完成文件(cpu24.circ)第一关:单周期CPU(24条指令)通过测试,无其他内容~ 学习交流q2267261634