利用VHDL语言设计的简单的看门狗电路,有利于初学者对看门狗电路的了解
2022-07-13 13:47:45 3KB VHDL 看门狗
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自己设计的软件看门狗,源码+设计文档,用的第三方libevent库
2022-01-05 15:26:17 1MB 软件看门狗
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课程设计-看门狗设计EDA 课程设计-看门狗设计EDA 课程设计-看门狗设计EDA 课程设计-看门狗设计EDA
2021-12-12 16:20:34 1.15MB 看门狗设计
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FPGA看门狗设计,Vivado仿真工程
2021-04-21 09:04:55 2.25MB FPGA VerilogHDL Vivado 看门狗设计
WDIDLE:WTD在空闲模式下的禁止/允许位 当WDIDLE=0时,WDT在空闲模式下继续计数 当WDIDLE=1时,WDT在空闲模式下暂停计数 DISRTO:禁止/允许WDT溢出时的复位输出 当DISRTO=0时,WDT定时器溢出时,在RST引脚输出一个高电平脉冲 当DISRT0=1时,RST引脚为输入脚 DISALE :ALE禁止/允许位 当DISALE=0时,ALE有效,发出恒定频率脉冲 当DISALE=1时,ALE仅在CPU执行MOVC和MOVX类指令时有效,不访问外
2019-12-21 22:09:52 35KB 看门狗
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