提出了一种14 bit、100 MS/s可重构流水线ADC的设计方案，在采样/保持电路、栅压自举开关、折叠式共源共栅运算放大器、可重构控制器等关键电路上均有明显改进，降低了非理想因素对系统的影响，保证了所设计的流水线ADC的指标实现，并对关键模块电路和ADC系统进行了仿真验证。

基于百兆以太网的双通道流水线ADC设计与研究

摘　要:介绍一种用于流水线ADC的采样保持电路。该电路选取电容翻转式电路结构,不仅提高整体的转换速度,而且减少因电容匹配引起的失真误差;同时使用栅压自举采样开关,有效地减少了时钟馈通和电荷注入效应;采用全差分运算放大器能有效的抑制噪声并提高整体的线性度。该采样保持电路的设计是在0. 5μm CMOS工艺下实现,电源电压为5 V,采样频率为10MHz,输入信号频率为1MHz时,输出信号无杂散动态范围( SFDR)为73. 4 dB,功耗约为20 mW。 　　随着通信技术、图像处理技术和多媒体技术的迅猛发展,数字信号处理中的ADC被广泛应用于各个领域,整机系统对ADC的性能提出了越来越高的要求。

0  引言 　　流水线模数转换器(pipeline ADC)是中高精度(10～14 bit)高速(10～500 MS／s)ADC的主流实现结构，被广泛应用于通信系统、图像设备、视频处理等系统中。作为其前端最关键的模块，采样保持电路的性能直接决定了整个ADC的性能，在以上系统中对功耗的要求十分严格。本设计在实现高速高精度采样保持功能的同时，还实现了MDAC功能，这样既能降低ADC功耗又能减少芯片面积。 　　1  采样保持电路结构 　　传统流水线ADC的最前面为一级采样保持电路其后接MDAC级。采样保持电路能够较好地减小由于MDAC和子ADC之间的采样信号失配造成的孔径误差。由于采保电路位于

该文档提出了一种应用于开关电容流水线模数转换器的CMoS预运放一锁存比较 器．该比较器采用UMC混合／射频0．18um 1P6M P衬底双阱CMOS工艺设计，工作电压为 1．8 V．该比较器的灵敏度为0．215 mV，最大失调电压为12 mV，差分输入动态范围为1．8 V，分辨率为8位，在40 M的工作频率下，功耗仅为24．4 mW．基于0．18 um工艺的仿真结 果验证了比较器设计的有效性．

行为级仿真是提高流水线（Pipeline）ADC设计效率的重要手段。建立精确的行为级模型是进行行为级仿真的关键。本文采用基于电路宏模型技术的运算放大器模型，构建了流水线ADC的行为级模型并进行仿真。为验证提出模型的精度，以一个7位流水线ADC为例，分别进行了电路级与行为级的仿真，并做了对比。结果表明这样构建的行为级模型能较好地反映实际电路的特性，同时仿真时间大大缩短。

0  引言 　　随着CMOS技术的迅猛发展，CMOS图像传感器以其高集成度、低功耗、低成本等优点，已广泛用于超微型数码相机、手机等图像采集的领域。而流水线模数转换器以其高速、低功耗、中高精度而被广泛应用于图像传感器的芯片级和列级A／D转换器中。当前，流水线A／D转换器比较成熟的国际水平已达到14 bit 10 MHz。国内已流片成功的大多数是10 bit流水线A／D转换器，因此10 bit以上的高精度流水线A／D转换器还需要进一步研究。在A／D转换器中，采样保持电路作为其前端最关键的模块，它的性能直接决定了整个ADC的性能。 　　本文采用一种全差分电荷转移型结构的采样保持电路，这种结构可以

详细讲解ADC原理 流水线型 逐次逼近型 闪存型等

数字校准是高性能流水线ADC设计中的关键技术之一。文章提出了一种基于LMS算法，自动迭代一阶三阶误差系数的后台数字校准技术。该校准技术能够有效地减小电容失配、运放有限增益等非线性因素对系统的影响，提高系统的线性度。使用Simulink对所搭建的16位流水线ADC进行仿真，当采样频率为100MHz，输入信号频率为45MHz时，通过校准，流水线ADC 的有效位数ENOB从9.6位提升至15.7位，信噪比SNR由67.5dB提升至97.6dB，无杂散动态范围SFDR由64.9dB提升至110.8dB。

特征： -理想的转换器- ADC 和 DAC 阶段的误差介绍（波动和失配） - 加扰功能-dec