工程应用。verilog实现uart通讯。晶振40M。
2022-06-05 19:07:15 2KB fpga开发 源码软件
电路输入1个时钟周期宽度的输入数据产生有效脉冲strobe,输入数据din为8位,Strobe为高电平期间输入数据有效。 电路把输入的数据按从高到低的顺序依次从dout端发送出去。 在发送完8位数据后发送一位的奇校验位。
2021-11-01 11:50:13 1.02MB 奇校验 串行发送
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//以下是OddParity程序 //以下是OddParity程序 //以下是OddParity程序 //以下是OddParity程序
2021-10-09 14:38:41 1KB 字节奇校验
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