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奇偶校验器
的设计程序
本文介绍一个
奇偶校验器
的设计程序,该程序很简单,但是可以引申到很多小的细节。
2021-11-09 15:51:38
28KB
奇偶校验器
设计
程序
文章
1
59-Vivado
奇偶校验器
设计.7z
Vivado
奇偶校验器
设计,Vivado仿真工程
2021-04-01 09:06:42
100KB
Vivado仿真工程
FPGA
VerilogHDL
奇偶校验器
Multisim
奇偶校验器
Multisim
奇偶校验器
电路图,0,1得控制采用下拉电阻开关,分数据发送端和接收端
2019-12-21 20:55:55
264KB
Multisim
1
基于VHDL十位
奇偶校验器
的设计
设计一个奇偶检验器,要求模拟串行数据输入,并可对其进行奇偶校验。例如对于1位开始位、8位数据位和1位奇偶校验位的10位串行数据,由1个按键根据时序逐个输入,数码管应实时提示当前应输入的数据序号;奇校验或偶校验模式应能设置,odd代表奇校验,eve表示偶校验;显示格式例子:显示odd-9表示当前模式为奇校验,当前应输入第9位(即数据位的第8位)数据;显示odd-PASS则表示奇校验通过;显示odd-FFFF则表示奇校验失败。校验通过时发出嘀-嘀-嘀三声提示。
2019-12-21 20:12:14
1.43MB
VHDL
FPGA
EDA
1
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