要保证Verilog HDL赋值语句的可综合性，在建模时应注意以下要点：（1）不使用initial （2）不使用#10（3）不使用循环次数不确定的循环语句，如forever、while等 （4）不使用用户自定义原语（UDP元件）...等等。
2021-08-23 12:13:17
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