文中针对传统时钟产生电路精度低且抖动大的问题，开发与设计了一种基于改进延迟锁相环的时钟电路。电路仿真结果表明，当输入时钟信号频率为20～150 MHz时，输出时钟信号占空比稳定在（50±0.15）%，时钟抖动在0.8 ps之内，不仅实现了精度的增大，且还具有低抖动的功能，满足了高速高精度 ADC转换器的时钟要求。

设计了一种基于TowerJazz 180 nm CMOS工艺的低抖动集成锁相环芯片。分别从鉴频鉴相器（PFD）、电荷泵（CP）、压控振荡器（VCO）、环路滤波器（LPF）等多个环路模块分析介绍了减小输出时钟抖动的方法和具体电路实现。采用Cadence仿真软件对整个电路进行仿真，后仿真结果表明该锁相环芯片性能指标良好：工作电压1.8 V，调频范围为1.24~2.95 GHz，输出时钟中心频率为2.56 GHz，锁定时间小于2 μs，相位抖动约为1.7 ps。

本文以一些典型的基奉模拟IC为设计基础,着重对延迟锁相环电路的各个单元电路设计逐一进行了分析和研究,并对总体电路进行了功能和参数的模拟分析,其结果较为满意。

卓联半导体公司 (Zarlink) 今天推出业界第一款面向 SONET/SDH 多业务应用的单芯片超低抖动同步器。具有丰富特性的 ZLÔ30116 和 ZL30119 PLL（锁相环）是抖动最低和尺寸最小的、用于在 OC-48/STM-36 速率管理 SONET/SDH Stratum 3 同步的器件。 随着以太网和其他基于分组的通信的爆炸性增长，运营商必须在保护其 SONET/SDH 基础设施投资的同时提供多种通信类型。网络设备厂商正在开发 SONET/SDH 多业务产品，包括 MSPP（多业务供应平台）和 MSSP（多业务交换平台），允许运营商仅通过更换边缘网络设备即可融合语音与分

麦瑞半导体推出超低抖动FUSION晶体振荡器.pdf

基于有载品质因数的低抖动时钟电路研究，邱渡裕，田书林，抖动作为衡量时钟信号质量的重要指标，对电子系统的性能有重要的意义。数据采集系统要获得良好的信噪比，就必须要有高性能低抖动