24秒计时器vhdl
24秒计时器 VHDL
entity timer is
port(
clk : in std_logic;
rst : in std_logic;
pause : in std_logic;
hit : in std_logic;
sec1 : out std_logic_vector(5 downto 0);
sec2 : out std_logic_vector(7 downto 0);
sec1_pause : out std_logic_vector(5 downto 0);
sec2_pause : out std_logic_vector(7 downto 0)
);
end timer;
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评论信息
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u012422169 :用着还行 ，比较简单2015-08-19 -
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youyigezh :比较简单的一个程序2014-04-11
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