EDA四人抢答器Verilog编程

上传者: wtm_dxyb | 上传时间: 2019-12-21 18:57:30 | 文件大小: 2.09MB | 文件类型: rar
① 用EDA实训仪的I/O设备和PLD芯片实现智能电子抢答器的计。 ② 智能电子抢答器可容纳4组参赛者抢答,每组设一个抢答钮。 ③ 电路具有第一抢答信号的鉴别和锁存功能。在主持人将复位按钮按下后开始抢答,并用EDA实训仪上的八段数码管显示抢答者的序号,同时扬声器发出“嘟嘟”的响声,并维持3秒钟,此时电路自锁,不再接受其他选手的抢答信号。 ④ 设计一个计分电路,每组在开始时设置为100分,抢答后由主持人计分,答对一次加10分,答错一次减10分。 ⑤ 设计一个犯规电路,对提前抢答和超时抢答者鸣喇叭示警,并显示犯规的组别序号。

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评论信息

  • J_Hang :
    打不开。。。。
    2020-12-06
  • 布拉格的平行世界 :
    这个打不开啊
    2020-11-26
  • Versezz :
    能有大神解释一下吗
    2017-06-12
  • qq_17512297 :
    确实还可以,用了一下挺好用的
    2015-09-18
  • zzzzyyang :
    做的真的很好!!非常感谢啊 下了好几个Verilog的 这个最好了
    2015-07-25

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