单总线CPU设计(定长指令周期3级时序)
懂得都懂
第1关MIPS指令译码器设计
第2关定长指令周期---时序发生器FSM设计
第3关定长指令周期---时序发生器输出函数设计
第4关硬布线控制器组合逻辑单元
第5关定长指令周期---硬布线控制器设计
第6关定长指令周期---单总线CPU设计
logisim实验电路图，可查看电路，可提交代码
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