西南交大计组课程设计.zip

上传者: 44224680 | 上传时间: 2021-06-17 22:21:24 | 文件大小: 3.92MB | 文件类型: ZIP
通过学习简单的指令系统及其各指令的操作流程,用 Verilog HDL 语言实 现简单的处理器模块,并通过调用存储器模块,将处理器模块和存储器模块连接形成简 化的计算机核心部件组成的系统。本资源包含源代码

文件下载

资源详情

[{"title":"( 177 个子文件 3.92MB ) 西南交大计组课程设计.zip","children":[{"title":"mem.mif <span style='color:#111;'> 1.32KB </span>","children":null,"spread":false},{"title":"cbx_args.txt <span style='color:#111;'> 386B </span>","children":null,"spread":false},{"title":"Waveform.vwf <span style='color:#111;'> 58.64KB </span>","children":null,"spread":false},{"title":"cpu_design.bsf <span style='color:#111;'> 3.98KB </span>","children":null,"spread":false},{"title":"cpu.bdf <span style='color:#111;'> 11.75KB </span>","children":null,"spread":false},{"title":"......","children":null,"spread":false},{"title":"<span style='color:steelblue;'>文件过多,未全部展示</span>","children":null,"spread":false}],"spread":true}]

评论信息

免责申明

【只为小站】的资源来自网友分享,仅供学习研究,请务必在下载后24小时内给予删除,不得用于其他任何用途,否则后果自负。基于互联网的特殊性,【只为小站】 无法对用户传输的作品、信息、内容的权属或合法性、合规性、真实性、科学性、完整权、有效性等进行实质审查;无论 【只为小站】 经营者是否已进行审查,用户均应自行承担因其传输的作品、信息、内容而可能或已经产生的侵权或权属纠纷等法律责任。
本站所有资源不代表本站的观点或立场,基于网友分享,根据中国法律《信息网络传播权保护条例》第二十二条之规定,若资源存在侵权或相关问题请联系本站客服人员,zhiweidada#qq.com,请把#换成@,本站将给予最大的支持与配合,做到及时反馈和处理。关于更多版权及免责申明参见 版权及免责申明