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AES加解密算法的FPGA优化设计
AES加解密算法的FPGA优化设计
上传者:
43214802
|
上传时间: 2019-12-21 21:47:44
|
文件大小: 2.02MB
|
文件类型: caj
AES
AES加解密算法的FPGA优化设计。针对 AES 加、解密算法在同一片 FPGA 中的优化实现问题,在深入 分析了 AES 算法的整体结构、基本变换以及加、解密流程的基础上,对 AES 算法 的加、解密系统的 FPGA 优化设计进行了研究
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