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基于Quartus II 9.0版本编写的Verilog HDL编写的基本设计实例
基于Quartus II 9.0版本编写的Verilog HDL编写的基本设计实例
上传者:
42852668
|
上传时间: 2019-12-21 21:46:55
|
文件大小: 7.25MB
|
文件类型: zip
EDA
包含8位奇偶校验器、16选一数据选择器、add、add4、八位二进制加法计数器、利用function函 数对一个8位二进制数中为0的个数计数、模为60的BCD码同步加法计数器、减法计数器、分频器、数字跑表、抢答器等等代码。本代码均在Quartus9上验证过,能够正确运行和仿真。
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