基于Quartus II 9.0版本编写的Verilog HDL编写的基本设计实例
包含8位奇偶校验器、16选一数据选择器、add、add4、八位二进制加法计数器、利用function函 数对一个8位二进制数中为0的个数计数、模为60的BCD码同步加法计数器、减法计数器、分频器、数字跑表、抢答器等等代码。本代码均在Quartus9上验证过，能够正确运行和仿真。
文件下载
评论信息
其他资源
- 博立餐饮管理系统(带注册机)
- QDockWidget多层嵌套布局示例
- STM32F1产生三路SPWM信号
- 小蚁智能摄像机夜视版编程器固件
- VC++五子棋
- 单端口RAM的VHDL实现
- hadoop分布式网络爬虫
- 时间线模糊-源码
- 自由曲面干涉仪中自适应零位补偿器间距标定
- GCScript.py
- 4-Pytest框架+Allure-V8.3-2021.01.18.pdf
- as3.0详细教程-包括所有你需要的都有
- 三角网、Tin
- JAVA swing+mysql 进销存管理系统
- honeywell Care编程手册
- vissim动态交通分配
- 使用mp4v2将H264+AAC合成mp4
- nsga2的源代码
- arm-elf-tools-20030314.sh
- VB6.0权限管理
- 双语版c++程序设计课后题
- C语言图书信息管理系统设计报告
免责申明
【只为小站】的资源来自网友分享，仅供学习研究，请务必在下载后24小时内给予删除，不得用于其他任何用途，否则后果自负。基于互联网的特殊性，【只为小站】 无法对用户传输的作品、信息、内容的权属或合法性、合规性、真实性、科学性、完整权、有效性等进行实质审查；无论 【只为小站】 经营者是否已进行审查，用户均应自行承担因其传输的作品、信息、内容而可能或已经产生的侵权或权属纠纷等法律责任。
本站所有资源不代表本站的观点或立场，基于网友分享，根据中国法律《信息网络传播权保护条例》第二十二条之规定，若资源存在侵权或相关问题请联系本站客服人员，zhiweidada#qq.com，请把#换成@，本站将给予最大的支持与配合，做到及时反馈和处理。关于更多版权及免责申明参见 版权及免责申明
本站所有资源不代表本站的观点或立场，基于网友分享，根据中国法律《信息网络传播权保护条例》第二十二条之规定，若资源存在侵权或相关问题请联系本站客服人员，zhiweidada#qq.com，请把#换成@，本站将给予最大的支持与配合，做到及时反馈和处理。关于更多版权及免责申明参见 版权及免责申明