PRBS发生器并行实现方法-高速SERDES内置PRBS设计

PRBS发生器并行实现方法 现在我们知道PRBS发生器的串行实现方式，每隔一个串行时钟发出一位，那么10个时钟后应该输出什么呢？在此先做一个约定，串化是按照高位先行。例如 1001 1100 11 ，高位先行就是 1..0..0..1 1 1 0 0 11。下边推导PRBS 7并行实现方法。 问题：正如前面讲到的速率已经上升到Gbps,在数字处理如何实现这么高的速度，而据了解现目前A/D可达到的最高速度还远远低于这个速度。据之前的实验经验即使采用ALTERA的Stratix IV FPGA 验证数字设计，当时钟上到400M以后就很难通过综合。实际应用中并不会采取这种串行输出的方式，而是采取并行实现方式。 在高速SERDES中TX端是以10/1的压缩率进行数字处理。采取并行方式实现PRBS 发生器。