时序和组合的混合逻辑——使用非阻塞赋值-FPGA阻塞和非阻塞赋值的不同

时序和组合的混合逻辑——使用非阻塞赋值 有时候将简单的组合逻辑和时序逻辑写在一起很方便。当把 组合逻辑和时序逻辑写到一个always块中时，应遵从时序逻辑建模的原则，使用非阻塞赋值，如例所示。 [例2] 在一个always块中同时实现组合逻辑和时序逻辑 module nbex2 (q, a, b, clk, rst_n); output q; input clk, rst_n; input a, b; reg q; always @(posedge clk or negedge rst_n) if (!rst_n) q <= 1'b0; // 时序逻辑 else q <= a ^ b;// 异或，为组合逻辑 endmodule