Verilog-AMS实值建模指南.pdf
实值建模(RVM)是一种方法，你可以通过它来执行模拟或验证
采用离散模拟实值的混合信号设计。
这只允许使用模拟
该数字解算器，避免了较慢的模拟仿真，实现了密集的验证
短时间内混合信号设计。
在这种情况下，您需要考虑权衡
在仿真性能和精度之间。
RVM还提供了链接的可能性
与其他先进的验证技术，如基于断言的验证，没有
与模拟引擎接口或定义新的语义来处理
模拟值。
预计您将通过迁移模拟来启用RVM flow
模型或晶体管级设计到RVM风格
采用离散模拟实值的混合信号设计。
这只允许使用模拟
该数字解算器，避免了较慢的模拟仿真，实现了密集的验证
短时间内混合信号设计。
在这种情况下，您需要考虑权衡
在仿真性能和精度之间。
RVM还提供了链接的可能性
与其他先进的验证技术，如基于断言的验证，没有
与模拟引擎接口或定义新的语义来处理
模拟值。
预计您将通过迁移模拟来启用RVM flow
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