数字锁相环设计步骤

上传者: 38750721 | 上传时间: 2022-05-06 15:46:26 | 文件大小: 64KB | 文件类型: PDF
有关数字锁相环的帖子不断出现,但大多没有讲述其原理。翻开有关锁相环的书总是堆叠着鉴相、同相积分、中相积分、滤波等专用名词。这些概念距离硬件设计实现数字锁相环较远。本文按照数字锁相环设计的步骤,采用手把手的方式讲述设计过程和原理,旨在给数字锁相环初次设计者提供一个思路,缩短开发的时间。附件是用VHDL语言设计的20分频数字锁相环。
  Div20PLL Port(
  clock : in std_logic; --80M local clk
  flow : in std_logic; --4M data flow
  clkout : out std_logic --4M CLK

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