EDA/PLD中的用FPGA产生高斯白噪声序列的一种快速方法

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　　短波信道存在多径时延、多普勒频移和扩散、高斯白噪声干扰等复杂现象。为了测试短波通信设备的性能，通常需要进行大量的外场实验。相比之下，信道模拟器能够在实验室环境下进行类似的性能测试，而且测试费用少、可重复性强，可以缩短设备的研制周期。所以自行研制信道模拟器十分必要。
　　信道模拟器可选用比较有代表性的 Watterson 信道模型 ( 即高斯散射增益抽头延迟线模型 ) ，其中一个重要环节就是快速产生高斯白噪声序列，便于在添加多普勒扩展和高斯白噪声影响时使用。传统的高斯白噪声发生器是在微处理器和 DSP 软件系统上实现的，其仿真速度比硬件仿真器慢的多。因此，选取 FPGA 硬件平 在电子设计自动化（EDA）和可编程逻辑器件（PLD）领域，利用FPGA（现场可编程门阵列）产生高斯白噪声序列是一种高效的方法，尤其在构建信道模拟器时至关重要。信道模拟器用于模拟真实环境下的通信信道特征，例如短波通信信道，这些信道常常受到多径时延、多普勒频移和高斯白噪声的干扰。通过模拟这些现象，可以对通信设备进行性能测试，节省大量外场实验的成本，并增强测试的可重复性。 Watterson信道模型是一种广泛应用的信道模拟模型，它基于高斯散射增益抽头延迟线，其中需要快速生成高斯白噪声序列。传统方法是在微处理器或数字信号处理器（DSP）上实现，这种方法在速度上远不及硬件仿真。FPGA硬件平台则提供了更快速、全数字化处理的解决方案，具有更低的测试成本、更高的可重复性和实时性。 本文介绍了一种基于FPGA的高斯白噪声序列快速生成技术。该技术利用均匀分布与高斯分布之间的映射关系，采用折线逼近法在FPGA中实现。这种方法简便、快速且硬件资源占用少，使用VHDL语言编写，具备良好的可移植性和灵活性，可以方便地集成到调制解调器中。 生成均匀分布的随机数是关键步骤。m序列发生器是一种常用的伪随机数生成器，由线性反馈移位寄存器（LFSR）产生，其特点是周期长、统计特性接近随机。m序列的周期与LFSR的级数有关，例如，采用18级LFSR，对应的本原多项式为x18+x7+1，可以生成(2^18-1)长度的序列。然而，由于LFSR的工作机制，相邻的序列状态并非完全独立，因此需要降低相关性。 降低相关性可以通过每隔2的幂次个时钟周期输出一次状态值来实现，这样不会影响m序列的周期，同时减少了相邻样点的相关性。这种方法不需要额外的硬件资源，如交织器，从而节省了FPGA的资源。 接着，从均匀分布转化为高斯分布，通常采用Box-Muller变换或者Ziggurat算法。文中提到的是通过均匀分布和高斯分布之间的映射关系进行转换。具体方法未在给出的部分中详细阐述，但通常涉及到将均匀分布的随机数映射到具有特定均值和方差的高斯分布。 通过FPGA实现的高斯白噪声生成方案，结合有效的均匀分布到高斯分布转换方法，可以在实验室环境中快速模拟短波通信信道的噪声特性，对通信设备的性能进行精确评估。这样的设计有助于提高研发效率，降低测试成本，并为通信系统的设计和优化提供有力支持。