简单4个8位存储器读写verilog实现
本文主要思路是建立一个4个8位寄存器，然后在顶层文件中对这四个寄存器写入数值，最后在四个存储器中读取数值。
其模块框图如下：
下面是verilog代码实现：
（1）存储器模块
module device_regs(clk,reset,data_in,data_adr,wr_en,rd_en,read_data);
input clk,reset;
input wr_en, rd_en;
input [7:0] data_in;
input [1:0] data_adr;
output [7:0] read_data;
reg [7:0] reg0,reg1,reg2,reg3;
wire [7
文件下载
评论信息
其他资源
- Symantec NetBackup 7 keygen
- 如何将Excel中的数据导入MATLAB并在MATLAB中画出图像(详细)
- ccd驱动电路 的ic实现
- ASP.net视频教程从入门到高级+电子书 共24GB 超全面（百度云网址））
- sarscape教程
- WAsPMapEditor
- 自抗扰控制MATLAB仿真
- STM32 实现DMX512数据接收
- PHP课程设计新闻发布系统
- JACKSON经典电动力学.rar
- Android增删改查
- C#界面分屏展示
- 制作VOC2007数据集用到的一些代码
- 瓜达卢佩-源码
- WST 500.44-2016电子病历共享文档规范第44部分：住院病程记录抢救记录.pdf.rar
- 2003年广东省行政能力测试真题及答案解析(上)【完整+答案】.doc
- RC522饮水机.zip
- 信号与系统.zip
- s7-400编程手册
- 夹具设计--一面两孔的夹具设计
- 基于Eclipse编写的在线支付软件
- 网络设计方案设计及需求分析
- 优化排版切割工具板材开料软件排料下料橱柜衣柜家具玻璃钢板破解版
- 手环程序stm32f051,max30102
- tableExport.js
免责申明
【只为小站】的资源来自网友分享，仅供学习研究，请务必在下载后24小时内给予删除，不得用于其他任何用途，否则后果自负。基于互联网的特殊性，【只为小站】 无法对用户传输的作品、信息、内容的权属或合法性、合规性、真实性、科学性、完整权、有效性等进行实质审查；无论 【只为小站】 经营者是否已进行审查，用户均应自行承担因其传输的作品、信息、内容而可能或已经产生的侵权或权属纠纷等法律责任。
本站所有资源不代表本站的观点或立场，基于网友分享，根据中国法律《信息网络传播权保护条例》第二十二条之规定，若资源存在侵权或相关问题请联系本站客服人员，zhiweidada#qq.com，请把#换成@，本站将给予最大的支持与配合，做到及时反馈和处理。关于更多版权及免责申明参见 版权及免责申明
本站所有资源不代表本站的观点或立场，基于网友分享，根据中国法律《信息网络传播权保护条例》第二十二条之规定，若资源存在侵权或相关问题请联系本站客服人员，zhiweidada#qq.com，请把#换成@，本站将给予最大的支持与配合，做到及时反馈和处理。关于更多版权及免责申明参见 版权及免责申明