一种极低IO带宽需求的大维度矩阵链式矩阵乘法器设计

大维度矩阵乘法常采用子矩阵分块法实现，子矩阵的最大规模决定了整个矩阵乘法执行速度。针对经典脉动结构直接处理的矩阵规模受IO带宽限制严重的问题，提出了一种极低IO带宽需求的大维度矩阵链式乘法器结构，并完成了硬件设计实现与性能验证工作。主要工作如下：(1)优化了矩阵乘法的数据组织，实现输入矩阵规模与IO带宽无关，能够最大限度地利用器件内部逻辑和存储资源；(2)根据优化后数据组织形式设计了链式乘法器硬件，实现源数据计算和传输重叠操作；(3)增强乘法器对矩阵规模的适应性，所设计的链式乘法器可实时配置为多条独立链，并行多组运算；(4)在Xilinx C7V2000T FPGA芯片上完成不同种规模的链式乘法器硬件实现和性能测试工作，在该芯片上本文提出的链式乘法器最多支持800个运算单元，是经典脉动结构规模的8倍；在相同运算器个数下，本文提出的链式乘法器只使用经典脉动结构运算1/8的IO带宽即获得相等性能。