一种1 GHz～6 GHz宽频高线性度相位插值电路的设计与实现
为了提高时钟数据恢复电路(CDR)在高速多通道串行收发系统的性能，提出了一种应用于CDR电路中的新型相位插值电路，由4组差分对、4组数模转换器、公共负载电阻RL组成，通过数字滤波器输出互补的温度计码控制DAC输出电流的大小，实现对输入差分时钟的相位权重分配，从而达到128次相位插值，并利用输入级4相校正电路和输出占空比调整电路对差分信号进行整形优化。采用40 nm CMOS工艺实现，仿真结果表明插值器在工作频率1 GHz到6 GHz线性度良好，DNL最大不超过1.4 LSB，INL最大不超过1.5 LSB，已成功集成在多款SerDes电路。
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