基础电子中的欠采样：基于SARADC的应用和技术
以低吞吐量运行SAR ADC可以实现多种优势。通过增加转换操作之间的时间，可以放宽系统滤波器要求，增加获取输入信号及从ADC抽取数据的时间。由于ADC的采集周期是转换周期中读取数据最常用的区域，因此，延长采集周期将放宽数字主机的要求。可以采用主机输出-从机输入(MOSI)时钟速率较慢的低端处理器。例如，AD7980 16位SAR ADC的额定采样速率最高为1 MSPS。 ADC的繁忙周期的最大额定值为710 ns，读取数据的时间只剩下290 ns。要输出16位数据要求时钟周期不超过18 ns（或者不低于55 MHz左右）。然而，如果器件运行时的吞吐量为100 ksps，结果会使采集时间（数据
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