FPGA系统中三种方式减少亚稳态的产生
1. 应用背景1.1 亚稳态发生原因在FPGA系统中，如果数据传输中不满足触发器的Tsu和Th不满足，或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间（recovery TIme）不满足，就可能产生亚稳态，此时触发器输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态，在这段时间里Q端在0和1之间处于振荡状态，而不是等于数据输入端D的值。这段时间称为决断时间（resoluTIon TIme）。经过resoluTIon time之后Q端将稳定到0或1上，但是稳定到0或者1，是随机的，与输入没有必然的关系。1.2 亚稳态发生场合只要系统中有异步元件，亚稳态就是无法避免的，亚稳态主要发生在
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