EDA/PLD中的verilog HDL 结构化建模具体实例

EDA/PLD中的verilog HDL 结构化建模具体实例 EDA/PLD

5.4 结构化建模具体实例对一个数字系统的设计，我们采用的是自顶向下的设计方式。可把系统划分成几个功能模块，每个功能模块再划分成下一层的子模块。每个模块的设计对应一个module ，一个module 设计成一个verilog HDL 程序文件。因此，对一个系统的顶层模块，我们采用结构化的设计，即顶层模块分别调用了各个功能模块。下面以一个实例（一个频率计数器系统）说明如何用HDL进行系统设计。在该系统中，我们划分成如下三个部分：2输入与门模块，LED显示模块，4位计数器模块。系统的层次描述如下： TOP CNT_BCD (CNT_BCD.v) Sub AND2 CNT_4b HEX2LED

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