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高速CMOS钟控比较器的设计
高速CMOS钟控比较器的设计
上传者:
38517728
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上传时间: 2022-06-17 10:24:25
|
文件大小: 87KB
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文件类型: PDF
钟控比较器
预放大器
正反馈
自偏置差分放大器
基于预放大锁存理论,设计了一种高速钟控比较器,它包括三个主要部分:预放大器、判断级电路、输出缓冲器。在SMIC 0.18μm CMOS工艺模型和1.8 V电源电压下,采用Hspice对比较器电路进行仿真,结果表明在500 MHz的时钟频率下,精度可达0.3 mV,功耗仅为26.6μW。该电路可以应用在高速Flash ADC电路中。
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