直方图均衡化的Verilog实现,FPGA上实测可用。

上传者: wdz201206245 | 上传时间: 2019-12-21 21:36:19 | 文件大小: 16KB | 文件类型: zip
这是我用Matlab 的HDL Coder工具,然后结合Altera的CycloneII芯片FPGA视频图像开发平台仿真调试,这是最终版的源代码。为省去大家纠结的痛苦,请注意:pixelin是像素输入;x_in,y_in分别是像素点坐标位置;clkenble是时钟使能;width,height分别是图像的宽和高;pixelout是输入像素点对应的均衡化因子,用它*255/(width*height)就是均衡化后的像素值;

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评论信息

  • berry丶 :
    测试模块的时候,给力值但是没有输出像素值均衡化因子没有值啊,pixleout一直为0
    2019-11-09
  • 冯顶村吴彦祖 :
    挺详细的资源
    2019-07-02
  • cuixiaoyu :
    好好学习学习
    2019-01-06
  • 一个转行入坑10年的程序员的自白 :
    资源挺好的。
    2018-06-21
  • qq_36566124 :
    好资源,值得用用
    2018-02-27

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