清华大学数字电路multisim实验

目录：
SD1
2-1 与逻辑
2-2 或逻辑
2-3 非逻辑
2-4 与非逻辑
2-5 或非逻辑
2-6 与或非逻辑
2-7 异或逻辑
2-8 逻辑函数的转换（1）
2-9 逻辑函数的转换（2）

SD2
2-10 二极管开关电路
2-11 双极性三极管开关电路
2-12 MOS三极管开关电路
2-13 二极管与门电路
2-14 二极管或门电路
2-15 三极管非门
2-16 TTL反相器的基本电路及性能测试
2-17 TTL与非门电路
2-18 TTL或非门电路
2-19 TTL与或非门电路
2-20 TTL异或门电路
2-21 集电极开路门电路
2-22 OC门线与连接
2-23 三态输出门电路
2-24 74H系列与非门（74H00）的电路结构及性能测试
2-25 74S系列与非门（74S00）的电路结构
2-26 CMOS反相器的电路结构
2-27 CMOS反相器的输入保护电路及特性测试
2-28 CMOS与非门
2-29 CMOS或非门
2-30 漏极开路输出的与非门（CC40107）
2-31 CMOS双向模拟开关4066
2-32CMOS三态门 （1）
2-33 CMOS三态门（2）
2-34 Bi-CMOS反相器
2-35 Bi-CMOS与非门电路
2-36 Bi-CMOS或非门电路

SD3
2-37 三位二进制普通编码器
2-38 8线3线优先编码器74LS148
2-39 用两片74LS148组成的16线4线优先编码器
2-40 二-十进制优先编码器74LS147
2-41 用二极管与门阵列组成的3线8线译码器
2-42 3线8线译码器74LS138
2-43 两片74LS138接成4线16线译码器
2-44 二-十进制译码器74LS42
2-45 七段显示译码器74LS48
2-46 双4选1数据选择器74LS153
2-47 采用CMOS传输门结构的数据选择器4539
2-48 8选1数据选择器74LS152
2-49 半加器
2-50 双全加器74LS183
2-51 4位超前进位加法器74LS283
2-52 4位数值比较器4585
2-53 2线-4线译码器中的竞争-冒险现象

SD4
2-54 用或非门组成的基本RS触发器
2-55用与非门组成的基本RS触发器
2-56 同步RS触发器
2-57 带异步置位复位端的同步RS触发器
2-58 D锁存器电路
2-59 集成D锁存器74LS75
2-60 主从JK触发器74LS76
2-61 与输入主从JK触发器7472
2-62 CMOS传输门组成的边沿JK触发器4027
2-63 维持阻塞结构的边沿JK触发器74LS109

SD5
2-64 例5.2.1的时序逻辑电路
2-65 例5.2.3的时序逻辑电路
2-66 例5.2.4的时序逻辑电路
2-67 同步D触发器74LS75组成的4位寄存器
2-68 用维持阻塞D触发器74LS175组成的4位寄存器
2-69 用D触发器74LS74组成的移位寄存器
2-70 用JK触发器组成的移位寄存器
2-71 四位双向移位寄存器74LS194
2-72 用两片74LS194接成八位双向移位寄存器
2-73 例5.3.1电路及功能演示
2-74 用T触发器构成的同步二进制加法计数器
2-75 4位同步二进制加法计数器74LS161
2-76 用T'触发器构成的同步2进制加法计数器4520
2-77 用T触发器构成的同步2进制减法计数器
2-78 单时钟同步2进制可逆计数器74LS191
2-79 双时钟同步2进制可逆计数器74LS193
2-80 同步10进制加法计数器
2-81 同步10进制加法计数器74LS160
2-82 同步10进制减法计数器
2-83 单时钟同步10进制可逆计数器74LS190
2-84 用T'触发器构成的异步二进制加法计数器
2-85 用T'触发器构成的异步二进制减法计数器
2-86 异步10进制加法计数器
2-87 二-五-十进制异步计数器74LS290
2-88 用置零法将74LS160接成6进制计数器
2-89 2-88电路的改进
2-90 用置数法将74LS160接成6进制计数器（1）
2-91 用置数法将74LS160接成6进制计数器（2）
2-92 用两片74LS160按并行进位接成100进制计数器
2-93用两片74LS160按串行进位接成100进制计数器
2-94 按并行进位接成54进制计