锁相环（PLL）低杂散设想

锁相环（PLL）是一种广泛应用于射频硬件中的频率合成技术，主要用于实现频率的精确锁定和转换。在设计 PLL 时，低杂散是至关重要的目标，因为杂散信号会污染输出频谱，降低信号质量。本文将深入探讨 PLL 的低杂散设想，包括整数锁相环和小数锁相环的区别，以及如何通过优化设计来减少杂散。 整数锁相环和小数锁相环的主要区别在于分频器的运作方式。整数锁相环的输出频率是鉴相频率的整数倍，这会导致较高的 N 分频值，从而增加相位噪声。相比之下，小数分频锁相环允许非整数倍的频率转换，从而能显著改善相位噪声，但同时也引入了小数分频机制产生的杂散。 小数分频锁相环有两种主要类型：传统小数分频锁相环和小数 Delta Sigma 分频锁相环。传统的小数分频锁相环实际上相当于一阶的小数 Delta Sigma 分频器。小数分频锁相环的杂散主要分为直接杂散和调制杂散。直接杂散出现在输出端，不引起双边带调制，可通过线路匹配、输入参考信号的压摆率、供电滤波和 PCB 设计进行优化。调制杂散则包括串扰杂散和鉴相杂散，串扰杂散可通过优化输入参考压摆率和电源滤波来降低，鉴相杂散主要包括电荷泵泄露杂散和电荷泵导通脉冲杂散。 电荷泵是 PLL 中的关键元件，其性能直接影响杂散水平。如 LMx2595 的电荷泵电流表所示，泄露杂散和导通脉冲杂散的计算公式表明，通过调整相关参数，可以控制杂散幅度。鉴相频率的高低也会影响杂散的类型，例如在 90 到 200MHz 的范围内，脉冲杂散通常是主要因素。 Delta Sigma 小数分频架构引入的杂散问题，可以通过理解一阶调制器的工作原理来解决。累加器在时钟驱动下改变分频比，产生的相位差信号呈现周期性的锯齿波形状，导致带内仍有部分杂散成分无法被环路滤波器完全消除。为降低小数分频杂散，可以考虑优化分频比的选择，避免靠近整数边界，例如对于分母为 100 的情况，最坏的情况是 1/100 和 99/100，因此选择远离这些分数的分频比是明智的。 模拟补偿在降低杂散方面也起着关键作用。在某些设备中，可以通过调整相位检测器的延迟或注入噪声来优化杂散性能。然而，即使如此，设计者仍需密切关注实际测量结果，以确保理论计算与实际表现的一致性。 实现 PLL 的低杂散设想需要综合考虑锁相环的各个组件，包括分频器类型、电荷泵设计、Delta Sigma 结构的应用以及分频比的选择。通过精细的设计和优化，可以有效地减少杂散，提高 PLL 输出信号的质量和纯净度。