安徽工程大学数字逻辑课程设计数字显示电子钟三.zip
安徽工程大学数字逻辑课程设计数字显示电子钟三，2020年原创。设计和要求：
设计一个能显示分、时并有闹钟的数字电子钟逻辑电路，要求如下：
(1)由石英多谐振荡器和分频器产生1/60Hz标准分脉冲。
(2)计时电路为“分电路”和“时电路”，“闹铃电路”只设计“时电路”。
(3) “分电路”为00—59的六十进制计数、译码、显示电路。
(4) “时电路”为00—23的二十四进制计数、译码、显示电路。
(5)计时时间和闹铃时间均可校正，校正时钟为单次脉冲。
设定的闹钟时间到达时，电路有持续30秒的有间断的声响提示，声响频率约为1000Hz。内含课程设计报告及仿真文件
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