基于FPGA的万年历设计

上传者: 42047759 | 上传时间: 2021-04-04 20:13:40 | 文件大小: 8.49MB | 文件类型: ZIP
基于FPGA的可显示数字时钟,设计思路为自底向上,包括三个子模块:时钟模块,进制转换模块,led显示模块。所用到的FPGA晶振频率为50Mhz,首先利用它得到1hz的时钟然后然后得到时钟模块,把时钟模块输出的时、分、秒输入到进制转换模块后得到十进制的值再输入到led显示模块,该工程已经在FPGA开发板上亲测可用。

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