VHDL 数字钟的设计

VHDL

实现了时钟、分钟、秒钟分别计数，按键key0控制分钟加一，按键key1控制时钟加一，按键key3控制显示内容，请使用quartusII 11.0或以上版本打开内附引脚配置图

文件下载

评论信息

其他资源

免责申明

【只为小站】的资源来自网友分享，仅供学习研究，请务必在下载后24小时内给予删除，不得用于其他任何用途，否则后果自负。基于互联网的特殊性，【只为小站】无法对用户传输的作品、信息、内容的权属或合法性、合规性、真实性、科学性、完整权、有效性等进行实质审查；无论【只为小站】经营者是否已进行审查，用户均应自行承担因其传输的作品、信息、内容而可能或已经产生的侵权或权属纠纷等法律责任。
本站所有资源不代表本站的观点或立场，基于网友分享，根据中国法律《信息网络传播权保护条例》第二十二条之规定，若资源存在侵权或相关问题请联系本站客服人员，zhiweidada#qq.com，请把#换成@，本站将给予最大的支持与配合，做到及时反馈和处理。关于更多版权及免责申明参见版权及免责申明

VHDL 数字钟的设计

文件下载

评论信息

其他资源

免责申明

个人信息

相关资源标签

热门下载

最新下载