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[{"title":"（ 125 个子文件 4.55MB ） 基于FPGA的uart接口电路设计verilog实现","children":[{"title":"uart_top.jdi <span style='color:#111;'> 226B </span>","children":null,"spread":false},{"title":"uart_top.sof <span style='color:#111;'> 350.24KB </span>","children":null,"spread":false},{"title":"uart_top.flow.rpt <span style='color:#111;'> 7.54KB </span>","children":null,"spread":false},{"title":"uart_top.fit.summary <span style='color:#111;'> 610B </span>","children":null,"spread":false},{"title":"uart_top.fit.rpt <span style='color:#111;'> 158.01KB </span>","children":null,"spread":false},{"title":"......","children":null,"spread":false},{"title":"<span style='color:steelblue;'>文件过多，未全部展示</span>","children":null,"spread":false}],"spread":true}]
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